The Rambus PCI Express® (PCIe) 3.1 Controller is designed to achieve maximum PCIe 3.1 performance with great design flexibility and ease of integration. It is fully compatible with the PCIe 3.1/3.0 specification. The controller delivers high-bandwidth and lowlatency connectivity for demanding applications in data center, edge and graphics.
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証? | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
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VIRTEX-UP Family | XCVU3P | -2 | Vivado ML 2022.2 | Y | 0 | 101826 | 8 | 0 | 0 | 0 | 250 |
KINTEX-7 Family | XC7K325T | -2 | Vivado 2017.4 | Y | 0 | 28700 | 8 | 0 | 0 | 0 | 250 |
データ作成日 | Sep 25, 2023 |
現在の IP リビジョン番号 | 1.0 |
現在のリビジョンのリリース日 | Apr 02, 2012 |
初期バージョンのリリース日 | Mar 01, 2012 |
製品化をしたザイリンクス カスタマーのプロジェクト数 | 10 |
参照資料の有無 | Y |
購入可能な IP 形式 | Source Code |
ソース コードの形式 | Verilog |
ハイレベル モデルの有無 | N |
統合テストベンチの有無 | Y |
統合テストベンチの形式 | Verilog |
コード カバレッジ レポートの有無 | N |
ファンクショナル カバレッジ レポートの有無 | N |
UCF の有無 | UCF |
市販の評価ボードの有無 | N |
ソフトウェア ドライバーの有無 | Y |
ドライバーの OS サポート | Linux 32/64-bit, Windows 32/64-bit |
ザイリンクス製品向けのコード最適化の有無 | N |
カスタムの FPGA 最適化技術 | None |
サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST; Vivado Synthesis |
スタティックタイミング解析実施の有無 | Y |
IP-XACT メタデータの有無 | N |
資料検証計画の有無 | Yes, document only plan |
試験方法 | Both |
アサーション | Y |
収集したカバレッジ メトリック | Code |
タイミング検証実施の有無 | N |
タイミング検証レポートの有無 | N |
サポートされるシミュレーター | Mentor Questa |
FPGA 上で検証済み | Y |
使用したハードウェア検証プラットフォーム | KC705, VC707 |
業界標準コンプライアンス テストに合格 | Y |
特定コンプライアンステスト | PCI SIG Compliance test |
テスト実施日 | Aug 16, 2013 |
テスト結果の有無 | Y |