製品説明
The DLIN is a soft core of the Local Interconnect Network (LIN). This interface is a serial communication protocol, designed primarily to be used in automotive applications. Compared to CAN, LIN is slower, but thanks to its simplicity, is much more cost effective. Our Core is ideal for a communication in intelligent sensors and actuators, where the bandwidth and versatility of CAN is not required. The DLIN core provides an interface between a microprocessor/microcontroller and a LIN bus. It can work as master or slave LIN node, depending on a work mode, determined by the microprocessor/microcontroller. DCD's controller supports transmission speed between 1 and 20kb/s, which allows it to transmit and receive LIN messages compatible to LIN 1.3. LIN 2.1 and the newest 2.2. The reported information status includes the type and condition of transfer operations being performed by the DLIN, as well as a wide range of LIN error conditions (overrun, framing, parity, timeout). Our Core includes programmable timer, which allows to detect timeout and synchronization error. The DLIN is described at RTL level, empowering the target use in FPGA and ASIC technologies.
主な機能と利点
- “Break-in-data” support
- Extended error detection
- Time-out detection
- Master and Slave work mode
- Data rate between 1Kbit/s and 20 Kbit/s
- Automatic Re-synchronization
- Automatic LIN Header handling
- Conforms with LIN 1.2, LIN 2.1 and LIN 2.2 specification
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| VIRTEX-UP Family | XCVU13P | -2 | Vivado ML 2023.1 | Y | 495 | 783 | 0 | 0 | 0 | 0 | 512 |
| KINTEX-7 Family | XC7K410T | -1 | Vivado ML 2023.1 | Y | 495 | 838 | 0 | 0 | 0 | 0 | 285 |
| ARTIX-7 Family | XC7A200T | -3 | Vivado ML 2023.1 | Y | 495 | 830 | 0 | 0 | 0 | 0 | 263 |
| Zynq-7000 Family | XC7Z010 | -3 | Vivado 2019.1 | Y | 0 | 620 | 0 | 0 | 0 | 0 | 263 |
| Spartan 6 Family | XC6SLX16 | -3 | ISE 14.4 | Y | 167 | 511 | 0 | 0 | 0 | 0 | 127 |
| VIRTEX-U Family | XCVU080 | -3 | Vivado 2015.4 | Y | 0 | 539 | 0 | 0 | 0 | 0 | 330 |
| KINTEX-U Family | XCKU035 | -3 | Vivado 2015.4 | Y | 0 | 516 | 0 | 0 | 0 | 0 | 330 |
IP の品質指標
一般的な情報
| データ作成日 | Nov 15, 2023 |
| 現在の IP リビジョン番号 | 1.03 |
| 現在のリビジョンのリリース日 | Dec 13, 2013 |
| 初期バージョンのリリース日 | Sep 12, 2008 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 2 |
| 参照資料の有無 | N |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist, Source Code |
| ソース コードの形式 | VHDL, Verilog |
| ハイレベル モデルの有無 | N |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | VHDL, Verilog |
| コード カバレッジ レポートの有無 | Y |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | UCF |
| 市販の評価ボードの有無 | N |
| ソフトウェア ドライバーの有無 | Y |
| ドライバーの OS サポート | - |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | N |
| カスタムの FPGA 最適化技術 | - |
| サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST; Synplicity Synplify; Mentor Precision |
| スタティックタイミング解析実施の有無 | Y |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | Executable and documented plan |
| 試験方法 | Both |
| アサーション | N |
| 収集したカバレッジ メトリック | Code, Functional, Assertion |
| タイミング検証実施の有無 | Y |
| タイミング検証レポートの有無 | Y |
| サポートされるシミュレーター | Cadence NC-Sim; Cadence IUS; Mentor ModelSIM |
ハードウェア検証
| FPGA 上で検証済み | Y |
| 使用したハードウェア検証プラットフォーム | FPGA |
| 業界標準コンプライアンス テストに合格 | N |
| 特定コンプライアンステスト | own |
| テスト実施日 | Sep 11, 2008 |
| テスト結果の有無 | Y |