製品説明
Our JPEG core is an 12-bit JPEG encoder for still image and video compression applications. This core is extremely high speed performance, capable of compressing 140MPixels/sec for 4-2-0 images in the AMD Zynq 7000 or Spartan 6 FPGA. The A2e core is also one of the smallest on the market, requiring less than 500 slices in a Spartan 6 FPGA. This core also supports true mono mode.
主な機能と利点
- Extremely high speed performance
- Small size
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| Zynq-7000 Family | XC7Z020 | -1 | Vivado ML 2022.1 | Y | 1088 | 1400 | 9 | 3 | 0 | 0 | 0 |
IP の品質指標
一般的な情報
| データ作成日 | Nov 27, 2023 |
| 現在の IP リビジョン番号 | 2.0100 |
| 現在のリビジョンのリリース日 | Jan 01, 2014 |
| 初期バージョンのリリース日 | Jan 01, 2013 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 4 |
| 参照資料の有無 | Y |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist, Source Code |
| ソース コードの形式 | VHDL |
| ハイレベル モデルの有無 | Y |
| モデル形式 | C |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | Verilog |
| コード カバレッジ レポートの有無 | N |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | N |
| 市販の評価ボードの有無 | N |
| ソフトウェア ドライバーの有無 | N |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | N |
| サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST |
| スタティックタイミング解析実施の有無 | Y |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | Executable and documented plan |
| 試験方法 | Constrained random testing |
| アサーション | N |
| 収集したカバレッジ メトリック | Functional |
| タイミング検証実施の有無 | Y |
| タイミング検証レポートの有無 | Y |
| サポートされるシミュレーター | Xilinx lSim |
ハードウェア検証
| FPGA 上で検証済み | Y |
| 使用したハードウェア検証プラットフォーム | Zynq |
| 業界標準コンプライアンス テストに合格 | N/A |
| 特定コンプライアンステスト | Yes |
| テスト実施日 | Jan 06, 2013 |
| テスト結果の有無 | N |