SHA-256: 256-bit Hash Core

  • パーツ番号: SHA-256
  • ベンダー: CAST, Inc.
  • Partner Tier: Elite Certified

製品説明

The SHA-256 encryption IP core is a fully compliant implementation of the Message Digest Algorithm SHA-256. It computes a 256-bit message digest for messages of up to (2**64 – 1) bits. Developed for easy reuse, the SHA-256 is available optimized for several technologies with competitive utilization and performance characteristics. Support for the AMBA bus interfaces is available as an option.


主な機能と利点

  • Maximum message length up to (2**59 – 1) bits
  • Throughput: 7.9 Mbits/MHz
  • Deliverables include test benches, C model and test vector generator

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Kintex-UP Family XCKU11P -1 Vivado 2020.1 0 1008 0 0 0 0 400
KINTEX-U Family XCKU085 -1 Vivado 2020.1 0 1050 0 0 0 0 300
VIRTEX-7X Family XC7VX330T -3 Vivado 2015.4 351 1120 0 0 0 0 150

IP の品質指標

一般的な情報

データ作成日 Oct 03, 2022
現在の IP リビジョン番号 1.3
現在のリビジョンのリリース日 Oct 02, 2019
初期バージョンのリリース日 Feb 24, 2005

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 7
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 VHDL,
ハイレベル モデルの有無 Y
モデル形式 C
統合テストベンチの有無 Y
統合テストベンチの形式 Verilog, VHDL
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 UCF
市販の評価ボードの有無 N
ボード上で使用した FPGA N/A
ソフトウェア ドライバーの有無 N

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis; Mentor Precision; Vivado Synthesis
スタティックタイミング解析実施の有無 Y
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Yes, document only plan
試験方法 Directed Testing
アサーション N
収集したカバレッジ メトリック None
タイミング検証実施の有無 Y
タイミング検証レポートの有無 N
サポートされるシミュレーター Synopsys VCS; Other; Cadence NC-Sim; Mentor ModelSIM; Mentor Questa

ハードウェア検証

FPGA 上で検証済み N
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N