SD Card / eMMC Host IP

製品説明

The SD 3.0/SDIO 3.0/eMMC 5.1 Host IP from Arasan Chip Systems is a highly integrated host controller IP solution that supports three key memory card I/O technologies: SD 3.0 SDIO 3.0 eMMC 5.1 The SD 3.0 / eMMC 5.1 Host IP handles all of the timing and interface protocol requirements to access these media as well as processing the commands in hardware thereby scaling in both performance and access speeds. The IP supports connection to a single slot and performs multi-block writes and erases that lower access overhead. In addition, a host can utilize this IP to boot directly from an attached eMMC memory, thereby simplifying system initialization during power up. The host interface is based on a standard 32-bit AHB bus which is used to transfer data and configure the SD 3.0 / eMMC5.1 Host IP. eMMC 5.1 is backward compatible to the previous versions.


主な機能と利点

  • Compliant with eMMC Specification Version 5.1
  • AMBA AXI Specification Version 3.00 (Standard)
  • AMBA AHB Specification Version 2.00 (Optional)
  • OCP specification Version 2.2 (Optional)
  • Host clock rate variable between 0 and 200 MHz
  • Supports one of the following System/Host Interfaces: AHB, AXI or OCP
  • Data transfer using PIO mode on the Host Bus Slave interface, using DMA mode on the Host Bus Master interface. Here the Host Bus is AHB or AXI or OCP Interface
  • Supports eMMC5.1 Security Protocol Commands
  • Supports 32-bit and 64-bit system bus
  • Configurable FIFO size to support different block sizes
  • Supports Interrupts and wake up functionality
  • Supports Internal Clock divider for various card operational modes
  • HS400 high speed interface timing mode of up to 400 MB/s data rate
  • Field firmware update
  • eMMC device health report
  • eMMC production state awareness
  • Secure removal types
  • Backward compatible to 1-bit, 4-bit and 8-bit modes
  • Supports Primary & alternate boot modes
  • Supports Packed commands, Data Tags, Discard & Sanitize features
  • Supports 4KB block support
  • Supports Tuning for HS200 mode
  • Cyclic Redundancy Check CRC7 for command and CRC16 for data integrity
  • Supports MMC Plus and MMC Mobile
  • Password protection of Cards
  • SD Host Controller Spec v3.0* (SDXC)
  • SDIO Spec v3.0
  • SD Memory Spec v3.01
  • eSD Memory Spec v2.1

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
VIRTEX-UP Family XCVU9P -1 Vivado 2018.2 N 4692 6227 1 0 0 0 200

IP の品質指標

一般的な情報

データ作成日 Nov 12, 2020
現在の IP リビジョン番号 1P12
現在のリビジョンのリリース日 Mar 11, 2016
初期バージョンのリリース日 Oct 12, 2014

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 10
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Source Code
ソース コードの形式 Verilog
ハイレベル モデルの有無 Y
モデル形式 Other
統合テストベンチの有無 Y
統合テストベンチの形式 OVM System Verilog
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 Y
UCF の有無 UCF & SDF
市販の評価ボードの有無 N
ボード上で使用した FPGA Virtex UltraScale+
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート Fedora, Ubuntu

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 UltraFast Design Methodology
カスタムの FPGA 最適化技術 Vivado
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Lite
IP-XACT メタデータの有無 Y

検証

資料検証計画の有無 Yes, document only plan
試験方法 Both
アサーション Y
収集したカバレッジ メトリック Code
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Cadence NC-Sim

ハードウェア検証

FPGA 上で検証済み N
使用したハードウェア検証プラットフォーム Vivado
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N