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PCB (プリント サーキット ボード) デザイン チェックリスト

最先端の PCB をデザインする場合には、考慮すべき問題がたくさんあります。 PCB チェックリストでは、 FPGA デザインに関する主な PCB ガイドラインのすべてのチェックリストをご確認いただけます。 

資料

PCB チェックリストにより、デザインをすばやく完了

1 つ以上のグランド プレーンを搭載

すべてのボードには少なくとも 1 つのグランド プレーンに接続

  • 低インピーダンス消費電力システムを提供
  • 低インピーダンス バイアス とデバイスの GND ピン を容易に接続
  • 電圧制御のためのパスを提供

これらの機能はすべてボードとデバイス両方のグランド ノイズを最小に抑制するために非常に重要です。

VCCo 用の専用プレーン

オプショナルの (接続された、専用または一部専用の) VCCo プレーンはボード レイアウトを飛躍的に簡易化し、電源ピンへの配線とバイパス キャパシタのアクセシビリティを向上し、電圧制御のための低インピーダンス パスを実現します。

接続されたリファレンス プレーンの信号レイヤ内でのみ実行される信号トレース

スタックアップのトレースはすべて (パワーまたはグラウンド) リファレンス プレーンに隣接または最も近い リファレンスプレーンからひとつの信号レイヤによって分離されています。これにより電圧制御は対応するトレースから可能な限り近くで行われます。隣接した信号は垂直方向へ流れるので、水平位置にあるレイヤが代替できます。

このため信号トレースと隣接したレイヤのクロストークが制限されます。レイヤ間の安定したインピーダンスを維持するため、レイヤ幅を調整する必要があります。寸法に基づいたPCB トレースのインピーダンス特性についてはXAPP231 の 3 ページをご覧になるかフィールド ソルバをご使用ください。リファレンス プレーンを継続して維持することは重要です。信号トレースが、リファレンス プレーン内で不連続要素 (ラージ ホール、 スロット、 損傷) と交差するのは望ましくありません。

 

1、2cm の VCC ピンそれぞれにおける高周波数のキャパシタ

高周波数のバイパス キャパシタはバイパス ネットワークにおける最小のキャパシタです。VCC/GND のペア毎に高周波数のキャパシタが少なくとも一つあり、バイパスしている 1 ~ 2cm の VCC ピンに搭載されています。これらのキャパシタに最適の配置は PCB の下、 FPGA の直下に配置されるのが理想的です。

キャパシタ バイアスは共有されることはありません。各キャパシタには少なくともグラウンドと VCC に 2 つのバイアスが必要です。バイアスは直接、電源とグランド プレーンに接続されます。 (トレースをバイパス キャパシタとトレースが提供する電力ピンを接続するために使用しないでください。)

総キャパシタンスは少なくとも同等のスイッチド キャパシタンスの 25 倍になります (VCCint 用 C=P/(FV2) 、 VCCio 用 C=CLOAD*N)。より優れたノイズ耐性が必要な場合、 25 の代わりに 50 または 100 の因数を使用する必要があります。VCC/GND ピンあたりキャパシタを 1 つ使用する場合、 この計算は通常 0.1µF から 0.01µF であり、 0.0047µF より小さい値や 0.0033 µF が使用されます。

高周波数キャパシタはすべて低 ESR セラミック チップで、常に最小のパッケージをキャパシタに使用しております。キャパシタ サイズと性能については、XAPP623 の 2 ページ目をご覧ください。 キャパシタ性能の詳細情報は、キャパシタ ベンダのウェブサイト (http://www.tdk.com/) をご覧ください。

8cm の VCC ピンにおける中周波数キャパシタ

中周波数バイパス キャパシタは 4.7µF から 47µF 幅の低 ESR 、低インダクタンス キャパシタです。 タンタル キャパシタが理想的ですが、アルミ電解キャパシタも使用できます。3000 スライスにつき少なくとも 1 つ必要です(V400 に対して 2 、V1000 に対して 4 、V2000E に対して 7)。

PCB のどこでも使用可能な低周波数キャパシタ

ボード バイパス用の低周波数バイパス キャパシタは 47µF から 4700µF までの幅です。この機能によって、どんなタイプのキャパシタもボード上のどこでも使用できます。

Vref ピンごとのバイパス キャパシタ

高入力インピーダンスにより、 Vref ピンは周辺の信号からノイズを除去します。Vref ピンはそれぞれ 0.01µF から 0.1µF までのローカル バイパス キャパシタが必要です。電源からのノイズは考慮されていませんのでインダクタまたはフェライトビーズをここでご使用になるのは避けてください。

SSO ガイドラインのデータシートで確認

SSO ガイドラインのデータシートをご覧ください。安全に稼動すると判断される出力数を割り出すために、 SSO ガイドラインの数値 (IO 規格の表からの数値) に基づいてデバイス (デバイス/パッケージ関連性の表からの数値) における VCC/GND ペアを効果的に増加しました。バンク ベースによる差動入力に基づき算出しています。これらのガイドラインからの逸脱はグラウンドバウンスの問題を引き起こす可能性があります。

トレース毎の一定したインピーダンス

信号とトレースは伝達先にかかわらずすべて同じインピーダンス内で維持される必要があります。信号トレースは実証済みのインピーダンス値 (通常は 40 ohms から 100 ohms) の範囲です。同じデザインでも信号トレースのインピーダンス値が異なる可能性があります。しかしながら、単一のトレースはその長さにかかわらすインピーダンス値を変更すべきではありません。例えば、 1 つのボード レイヤからトレースが始まる場合、設計者は 2 つめのレイヤーのトレースが同じインピーダンスであることを確認する必要があります。レイヤーによってリファレンスプレーンからの距離が異なる場合、信号トレースの幅をあわせて変更してください。一般的に、リファレンスプレーンからの距離が開いた際にはトレース幅も同じインピーダンスを維持するために広がります。

Tr/6 よりも長いトレースのシュミレーション

トレース長に対する立ち上がり/立ち下がり時間の信号比率から伝送ラインの影響の有無が算出できます。速い立ち上がり/立ち下がり時間の長いトレースは伝送ラインの影響が出る場合が多く見られます。信号がトレース全体に伝達するのに信号の立ち上がり/立ち下がり時間の 1/6 以上かかる場合には伝送ラインの影響が起こりやすいので信号経路をシミュレーションする必要があります。これは IBIS または SPICE シミュレータで確認できます。伝送ラインの影響およびシミュレーションについてのより詳細な情報は本資料の最後にあるテキストリファレンスをご覧ください。

リンギングまたはオーバーシュートが発生する場合の終端を追加または IO 規格の変更

リンギングまたはオーバーシュートの発生を伝送ラインでシミュレーションした場合、過剰な信号反射が見られます。信号反射は信号波形がインピーダンス不連続にぶつかることによって発生します。リンギングまたはオーバーシュートを回避するために、以下の 3 つの方法からインピーダンス不連続を回避する必要があります。

  • PCB に抵抗終端を接続 (直列または並列)
  • SelectIO 規格をより低い電流ドライブにあわせて変更
  • (Virtex-II において) XCITE DCI を使用

終端についてのより詳細な情報は、リソース ページをご覧ください。

クロック信号 (GCLK、CCLK、TCK 他) の注意点

クロック信号は 2 つの点で特別な注意が必要です。まず重要な点として、ノイズによってタイミングが遅れないことで、データクロッキングの失敗が引き起こされてしまうことがあります。次に、クロック信号はデータよりも周波数が高いことが多く、しばしばノイズ ソースよりも厄介な問題となることがあります。クロック トレースおよびドライバーは PCB 工場以上に注意深いシミュレーションが必要です。

狭い間隔で並んだ長い並列トレースのクロストークのための分析

並列の長いトレースには注意が必要です。問題をおこす可能性のあるトレースであればどれでも、 PCB クロストーク シミュレーションツールを使用してシミュレーションしてください。クロストークが問題となる場合には、トレースの分割または関連したリファレンスプレーンからの距離の縮小(誘電体厚みの低減)により、対応してください。

Power Estimator または XPower で算出される総 FPGA 消費電力

FPGA の電力消費を概算するには、Power Estimatorまたは XPower を使用します。Power Estimator には MAP (CLB 使用率、 フロップ、 IO 規格、 BlockRAM 使用) によって表示されたデザインデータが必要です。XPower はデザイン フローの一部です。これらのツールは電力供給のガイドラインを提供する、温度管理に必要なツールです。

供給される POR 単調性およびランプ レートを満たす電力供給

電力供給は最も低い DC 動作環境の電圧 レベルの 0.1 Vdc 以下から 50 ミリ秒以内、1 ミリ秒間以上の速さで起動する必要があります。電源投入時またはフォールドバックにおける上昇が抑制されるのは望ましくありません。電力制限措置はデータシートにおける ''電源ランプ アップに必要な電源電流'' 規格に基づいていることが必要です。電圧上昇と時間についてはほぼ一定です。電力供給に問題がなくとも、電圧がある、または水平であることは望ましくありません。電圧が最小消費電圧を超えて増加し、その後それ以下に電圧が落ちた場合、電力消費に不具合が起こる場合があります。デバイスがオフになっている時に消費電力供給電圧が最小消費電圧限界以下に落ちた場合、 電力投入時の充電が 0.1 Vdc 以下に落ちていない際に定められた消費電圧に急に戻すことは避けるべきです。この基準を満たすには、フィルタおよびバイパスキャパシタの充電を抑える必要がある可能性があります。

POR 最少電力供給を満たす電源供給

Power Estimator によって算出されるダイナミック電力要件に加え、データ シートに定められている最小限のスタートアップ電流の供給が可能でなければなりません。

TJ = TA + P*QJA で予測される限界以下の最大許容温度

パワーエスティメータおよび動作環境でのデバイスパッケージ、最高周辺温度についての情報に基づいた電力図を使用して最大許容温度を算出して下さい。デバイスの温度範囲 (C = 商業用: 0°C - 85°C, I = 産業用: -40°C - 100°C) の限界よりも高温の場合、デザインは変更する必要があります(周辺温度の抑制、ヒートスティックの追加、パッケージの変更、クロック周波数またはデバイス稼働率の低減)。熱耐性デザインおよび熱管理の詳細は、XAPP623 の 1 ページ目をご覧ください。

ボードに含まれる JTAG ヘッダー (デバイスの JTAG ピンの接続)

PCB はそれぞれ FPGA JTAG ピンへの容易なアクセスが必要です。これにより最終段階でのデバッグが可能になります。最適な結果を得るには、 PCB 上の 4 ピン ヘッダーに TCK、 TMS、 TDI、 TDO 信号を配線して下さい。 デバイス ピンのアクセスが制限される BG および FG パッケージでは必ず行ってください。グランドと VCC ピンを便宜上ヘッダーに配置(6 ピン)することもできます。

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