Spartan-II

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、ザイリンクス Platform Flash コンフィギュレーション PROM とザイリンクス Spartan™ または Virtex™ ファミリ FPGA 間のコンフィギュレーション データをモニタするザイリンクス CoolRunner-II™ CPLD の使用を説明します。目的は、PROM に格納された 1 つ以上のコンフィギュレーション ファイル用に最新版管理を提供すると同時に FPGA の信頼できるコンフィギュレーションを確かにすることです。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

周期的冗長チェック (CRC) はデータの信頼性を獲得するために有効なテクニックです。 このアプリケーション ノートでは、コンフィギャブル CRC モジュールの LocalLink インターフェイスとのインプリメンテーションについて説明します。 ユーザーは、これらの機能をシステム内でインプリメントされるプロトコルまたはアプリケーションに適するように調整できます。 また、各コンフィギャブル機能に対してユーザーが指定するオプションは、モジュールの VHDL コードへの入力パラメータです。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

MicroBlaze™ は、カスタマイズされた IP コアを MicroBlaze ソフト プロセッサ ベースのシステムへ統合するための専用 FSL バス インターフェイスがあります。このアプリケーション ノートでは、カスタマイズされた IP コアを SCP ベースのデザインへ含めるための方法について説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

XAPP482 は、ソフトウェア コード、ユーザー データ、および不揮発性 Platform Flash PROM でのコンフィギュレーション データを格納してシステム デザインを簡素化し、かつ、コストを削減する MicroBlaze™ システムについて説明します。 ポータブル ハードウェア デザイン、ソフトウェア デザイン、およびインプリメンテーション フローで使用される追加スクリプト ユーティリティを提供します。

FPGA がパワーオン時に必要とする供給電源は、最小限の電流です。 ほとんどのアプリケーションでは、作動電流条件に合うよう選択した電源が、パワーオン時の電流条件を満たすのに十分な瞬間電流を容易に提供できます。 アプリケーションの中には、利用できる供給電流に厳しい制約があり、パワーオン時の電流条件を満たすのが困難なものもあります。 このような場合、大容量のキャパシタと他の受動コンポーネントをいくつか付加することで、パワーオン時の必要条件よりも少ない電流でパワーオンが可能になります。 このアプリケーション ノートには、こうした多数のパワーアシスト ソリューションが記載されています。

FPGA は、パワーオン時に最小限の供給電流を必要とします。このアプリケーション ノートでは、まず電流の特性について説明し、次にデータシートに記載されているパワーオン時の電流規格の影響について考察し、電流に影響のある主な要因について解説します。最後のセクションでは、オーバーカレント プロテクション回路が実装されている状態での FPGA のパワーオン方法について紹介します。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

このアプリケーション ノートでは、ザイリンクス Virtex、Virtex-E、 Spartan-II デバイス用に高度に最適化された UART トランスミッタとレシーバ マクロについて説明します。ART_TX と UART_RX マクロは相互の交信のみならず、PC やマイクロコントローラなどのデバイスへの接続に使われる標準 UART (Universal Asynchronous Receiver Transmitter) 通信プロトコルと完全互換です。

このアプリケーション ノートに記載の Constant (k) Coded Programmable State Machine (KCPSM) は、Virtex™ および Spartan™-II デバイス用に組み込まれた 8 ビット マイクロコントローラ マクロです。このマクロは、非常に小規模で使用する CLB がわずか 35 CLB であり、最小規模の Spartan™ XC2S15 デバイスでは半分以下、さらに XCV2000 デバイスでの CLB の使用率は 0.37% 以下となっています。

PN (Pseudo-random Noise : 擬似ランダム ノイズ) ジェネレータは、すべてのスペクトラム拡散システムの中核をなすものです。Code Division Multiple Access (CDMA) 基地局内には、多くの PN ジェネレータが必要とされます。PN ジェネレータは、伝送インターフェイスを越えて個々のユーザ信号の同期をインプリメントし、一意に符号化します。PN ジェネレータは、リニア フィードバック シフト レジスタ (LFSR) をベースとしています。Virtex™ シリーズまたは Virtex™-II シリーズのすべての LUT は、16 ビットのシフト レジスタとして設定されます。こうしたことから、Virtex デバイスは、効率の良い LFSR をインプリメントし、代替のフリップフロップのみの PLD 構造と比べ、リソースの使用率を大幅に削減することができます。

ザイリンクス Spartan-II FPGA の電力消費は、内部ロジック トランジションの数によって左右され、動作ク ロック周波数と比例しています。デバイスのサイズが大きくなると、電力消費量も多くなります。このため、通常、大規模で高速なデザインでは １ アンペア以上の電流が必要となります。正確な熱解析が行われていなければ、発生する熱はたちまち最大許容ジャンクション温度を越えてしまいます。さらに初期状態、遷移ビへビア、ターン ON、ターン OFF などの電力供給条件も重要です。デバイスの電力供給をバイパスしたりデカップリングするには、電流供給やデバイス クロック周波数に対する慎重な考慮が必要です。デザインを成功させるには、こうした電力供給についてのあらゆる要素を検討することが必要です。

このアプリケーション ノートはバウンダリ スキャン (JTAG) インターフェイスを使って Spartan™-II および Spartan-IIE FPGA デバイスのコンフィギュレーションとリードバックを行うことについて解説します。ザイリンクス FPGA には IEEE 標準 1149.1 準拠のバウンダリ スキャン機能があります。このアプリケーション ノートは、 データシートとアプリケーション ノート XAPP176 のコンフィギュレーション セクションを補足するものです。

Spartan™-II および Spartan-IIE FPGA ファミリでは、プログラマブル インターフェイス スタンダードの SelectIO™ の入出力を使用し高性能デザインの単純化が実現できます。このアプリケーションノートでは、SelectIO 機能の柔軟性およびデザインに関する注意事項を最大限に活用しシステムレベルのデザインを改善し単純化する方法について説明します。

このアプリケーション ノートでは、Slave Parallel コンフィギュレーション モードを使用したパラレル EPROM から Spartan-II デバイスを設定する CPLD ベースの単純なインターフェイスの設計について説明します。

このアプリケーション ノートでは、FPGA Spartan-II ファミリの平均的なプロセス、通常の供給電圧および室温での出力シンクおよびソース電流を示す曲線について示します。IBIS モデルをグラフ化したもので、通常はボード レベルのシミュレーションに使用されます。

このアプリケーション ノートは、Spartan™-II および Spartan™-IIE データ シートの「コンフィギュレーション」セクションを補足するものです。(このアプリケーション ノートを読む前に、これらのデータ シートをお読みください。)このアプリケーション ノートでは、コンフィギュレーション プロセスやフローを使用し Spartan-II/IIE コンフィギュレーションと以前の FPGA との相違について説明します。コンフィギュレーション モード別に概要と詳細を述べ、最後にデータ ストリーム形式と、リードバックの機能と操作について説明します。

SpartanTM-II FPGA は、ブロック SelectRAM+ メモリという真のデュアル ポート RAM 専用ブロックを提供しています。この専用メモリによって、既存の分散 SelectRAM メモリやロジック リソースを無駄にせず、費用効率の高いリソースの使用が実現します。ブロック SelectRAM+ メモリは完全に同期をとってタイミング解析を容易にするほか、設定時に簡単に初期化できます。この統合機能が追加された Spartan-II ファミリは、コストが決め手となる用途に最適です。

このアプリケーション ノートでは、集積度およびパフォーマンスの点で非常に機能の向上した Spartan™ シリーズ FPGA について解説し、ゲート アレイの代わりとして設計を行う方法について説明します。Spartan デバイス ファミリは、ゲート アレイ設計に必要となる多くの機能を持ちます。これらの機能にプログラマビリティという利点があることは、製品製造において非常に重要となります。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

このアプリケーション ノートでは、PROM を FPGA に設定した後にザイリンクス コンフィギュレーション PROM(XC18V00 と Platform Flash デバイス) からユーザーに定義されたデータを取り出す方法について説明します。ユーザーが定義したデータをコンフィギュレーション PROM ファイルに加える方法も述べています。

Spartan-II および Spartan-IIE ファミリは、ゼロ伝搬遅延、デバイスに分配した出力クロック信号間のクロックスキュー低減、および最先端のクロックドメイン制御を実現する専用デジタル オンチップ ディレイ ロック ループ (DLL) 回路を 4 つ提供していますこれらの専用 DLL を使うと、システム レベルのデザインを改良/単純化する回路を複数インプリメントできます。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan® および Virtex® FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

このアプリケーション ノートでは、Virtex®-E FPGA と Intel Pentium プロセッサとのインターフェイス用のリファレンス デザインについて説明します。Pentium I™ システム バス、デザイン上の問題、このデザインのアプリケーションとして可能性のあるものについて解説します。さらに、Pentium I、II、III のバスの違いについても説明しています。

このアプリケーション ノートでは、多数のビデオ デザインで必要な Y’CrCb カラー スペース (色空間) から R’G’B’r カラー スペースへの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、MPEG-2 ビデオ シグナルの量子化および逆量子化を行うリファレンス デザインについて説明します。マトリックスを量子化するため JPEG および MPEG-2 標準を使用したプロセスが開発されました。量子化または逆量子化のザインクス ソリューションについて説明します。

ハフマン コーディングは、発生頻度の確率に応じて統計的に値をコード化するために使用されます。短いコードは最頻値 ( 多く現われる文字) に、また長いコードは低頻値 (あまり現われない文字) に指定します。このコーディングは、ビットストリームをさらに圧縮するため MPEG-2 で使用されます。このアプリケーション ノートでは、MPEG-2 でハフマン コーディングを実行する方法とそのインプリメンテーションについて説明します。

This application note provides users with a general understanding of the SVF and XSVF file formats as they apply to Xilinx® devices. Some familiarity with IEEE STD 1149.1 (JTAG) is assumed. For information on using Serial Vector Format (SVF) and Xilinx Serial Vector Format (XSVF) files in embedded programming applications, refer to Xilinx Application Note XAPP058.

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

このホワイト ペーパーでは、FPGA およびマイクロプロセッサ システム デザインを比較し対比します。また、最先端技術のエレクトロニクス システムの設計者が、アーキテクチャの考慮や決定をするのを支援する目的で開発フローを比較します。

Surface Mount Technology (SMT) パッケージは、有鉛ファミリ パッケージ(Quad Flat Pack (QFP) および Plastic Leaded Chip Carrier (PLCC)) および Ball Grid Array (BGA) パッケージを含んでいます。SMT 再加工は、次の理由のうちのどれかに該当します。ショート、オープン、不正な位置付け、はんだ屑の欠陥など組立に関連した欠陥。デバイス/パッケージに関連した欠陥/不具合分析。またエンジニアリング変更、またはシステム アップグレード。

このホワイト ペーパでは、PCB デザインを考慮することによって、いかに期待している FPGA のパフォーマンスを達成できるかについて説明します。ここでは、誘導タイプのインプリメンテーションの方法として、デザインの早期段階で解析およびシミュレーションを実行する方法について重点的に説明します。デザインの変更要素を解析し、適切にインプリメンテーションを完了する場合、デザイン修正を行うことなく、望ましい仕様を満たす可能性が高くなります。その結果、最小限の開発努力、コスト、時間で最終的な目標を達成できます。

旧式化はほとんどの設計エンジニアおよび自動車用のテレマティックス設備設計者の関心事です。近年、自動車用のエレクトロニクス設備設計および開発時間が 5 年から 2 年に短縮されましたが、製品自体は数年間生産される必要があり、フィールドではさらに長い期間使用可能である必要があります。

自動車がより面白く、より有益で、より生産的な環境であることを、どのようにザイリンクスが可能にするかについてフォーカスしています。自動車のエレクトロニクス化として、通常考えられるものとしては、電気制御ウィンドウ、セントラル ロック システム、安全システム、エアコン、または電気着火システムといった厳しい認定、温度循環、および認可が必要なものばかりです。新しく開発された自動車のエレクトロニクスの boon は、フードやボンネットの下から キャビンの中のマルチメディア アプリケーションにシフトされました。自動車内のオフィス化や走行中のエンターテインメント化の傾向は、エレクトロニクスやセミコンダクタ業界のコンテンツの大部分がこの拡張分野に移行されつつあることを意味しています。

IP コアでプログラムされた Spartan™-II FPGA はホーム ネットワーキング製品を可能にします。ザイリンクスは IP コアを開発し、サード パーティ IP プロバイダのパートナーは time-to-market を短縮するためのコア一式を開発します。再プログラムの可能性は time-to-market を短縮し、柔軟性を可能にする一方、Xilinx Online™ プログラムは未来技術のスペックが発展し続けるように time-in-market を可能にします。

A wireless home network is an intriguing alternative to phoneline and powerline wiring systems. Wireless home networks provide all the functionality of wireline networks without the physical constraints of the wire itself. They generally revolve around either IR or radio transmissions within your home. Radio transmissions comprise of two distinct technologies—narrowband and spread-spectrum radio. Most wireless home networking products are based upon the spread-spectrum technologies. To date, the high cost and impracticality of adding new wires have inhibited the wide spread adoption of home networking technologies. Wired technologies also do not allow users to roam about with portable devices. In addition, multiple, incompatible communication standards have limited acceptance of wireless networks in the home.

With the proliferation of digital television more and more people around the world are beginning to distribute audio and video signals around their homes. For the home networking purists, Ethernet equipment offers inexpensive and proven products that can be bought at retail in both kit form or a la carte. Ethernet technology can reliably and efficiently network all the Internet appliances (PCs, printers, game consoles, digital televisions, security cameras, and much more) at home. Xilinx solutions enable these evolving technologies in consumer devices today.

Today's connected society requires secure data encryption devices to preserve data privacy and authentication in critical applications. There is an immense value in integrating critical IP solutions like Discrete Cosine Transform/Inverse DCT (DCT/IDCT) and DES within a Xilinx Spartan-II FPGA to enhance performance and security in communication applications.

This paper explains the theory behind Reed-Solomon error correction, and discusses how a variety of practical Reed-Solomon encoding/decoding solutions can be implemented using Xilinx Spartan“-II family FPGAs.

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。

開発と生産テストの間、FPGA はテスト アプリケーションでコンフィギュレーションすることができます。このホワイト ペーパーは、製品開発での効率的なオプションを探索し、製造ラインでのテストを加速します。

Applying a global reset to your FPGA designs is not a very good idea and should be avoided. This is a controversial issue, so this white paper looks at the reasons why such a design policy should be considered.

このホワイト ペーパーでは、ザイリンクス FPGA デバイスにマルチプレクサをインプリメントすることができる様々な方法を考えます。また、より効率的でコスト削減につながることができるいくつかのテクニックも含んでいます。

Operating logic at a higher rate than the processing rate allows operations to be achieved sequentially. As with a processor, logic is timeshared over multiple clock cycles. Memory holds values not being used on a given clock cycle. The FPGA can be considered to be a three-dimensional volume to be filled. "Performance + Time = Memory" is a strange formula, but when understood, it can often result in significantly lower cost implementations with Xilinx devices.

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.