Spartan-II

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

This application note describes how to retrieve user-defined data from Xilinx configuration PROMs (XC18V00 and Platform Flash devices) after the same PROM has configured the FPGA. The method to add user-defined data to the configuration PROM file is also discussed.

このアプリケーション ノートでは、ザイリンクス Platform Flash コンフィギュレーション PROM とザイリンクス Spartan™ または Virtex™ ファミリ FPGA 間のコンフィギュレーション データをモニタするザイリンクス CoolRunner-II™ CPLD の使用を説明します。目的は、PROM に格納された 1 つ以上のコンフィギュレーション ファイル用に最新版管理を提供すると同時に FPGA の信頼できるコンフィギュレーションを確かにすることです。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

This application note describes a full-featured transmitter/receiver macro that can communicate with Spartan™ and Virtex™ FPGA families via the Analog Devices ADSP-TS101S TigerSHARC™ link-port function.

ハフマン コーディングは、発生頻度の確率に応じて統計的に値をコード化するために使用されます。短いコードは最頻値 （多く現われる文字） に、また長いコードは低頻値（あまり現われない文字） に指定します。ハフマン コーディングは、ビットストリームをさらに圧縮するため MPEG-2 で使用されます。このアプリケーション ノートでは、MPEG-2 でハフマン コーディングを実行する方法とそのインプリメンテーションについて説明します。

このアプリケーション ノートでは、MPEG-2 ビデオ シグナルの量子化および逆量子化を行うリファレンス デザインについて説明します。マトリックスを量子化するため JPEG および MPEG-2 標準を使用したプロセスが開発されました。量子化または逆量子化のザインクス ソリューションについて説明します。

このアプリケーション ノートでは、ザイリンクス FPGA にインプリメントされている 2 次元の反転分散コサイン変換機能 (2D IDCT) 機能について説明します。 リファレンス デザイン ファイルには、ザイリンクス デバイスのインプリメンテーションに使用するビヘイビア コードが記載されています。

This application note describes a two-dimensional Discrete Cosine Transform (2D DCT) function implemented on a Xilinx® FPGA. The reference design file provides behavioral code for implementation on any Xilinx device.

The Cyclic Redundancy Check (CRC) is a powerful technique to obtain data reliability. This application note discusses the implementation of Configurable CRC Modules with LocalLink interfaces. The user can tailor the features of these modules to suit the protocol or application that is implemented in their system. The user-specified options for each of the configurable features are input parameters to the VHDL code for the modules.

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

MicroBlaze™ has the ability to use its dedicated FSL bus interface to integrate a customized IP core into a MicroBlaze soft processor-based system. This document describes possible methods to include customized IP cores into an SCP-based design.

このアプリケーション ノートでは、ザイリンクス デバイスに使用する SVF および XSVF ファイル フォーマットに関する基本的な理解について説明します。ここでは、IEEE STD 1149.1 (JTAG) についてある程度理解されていることを前提としています。エンベデッド プログラミング アプリケーションにおけるシリアル ベクタ フォーマット (SVF) およびザイリンクス シリアル ベクタフォーマット ファイル (XSVF) の使用に関する情報は、アプリケーション ノート XAPP058 を参照してください。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex Spartan、XPLA3、XC9500、XC17S00、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

XAPP482 describes a working MicroBlaze™ system that stores software code, user data, and configuration data in non-volatile Platform Flash PROMs, simplifying system design and reducing cost. It provides a portable hardware design, software design, and additional script utilities to be used during the implementation flow.

FPGA がパワーオン時に必要とする供給電源は、最小限の電流です。 ほとんどのアプリケーションでは、作動電流条件に合うよう選択した電源が、パワーオン時の電流条件を満たすのに十分な瞬間電流を容易に提供できます。 アプリケーションの中には、利用できる供給電流に厳しい制約があり、パワーオン時の電流条件を満たすのが困難なものもあります。 このような場合、大容量のキャパシタと他の受動コンポーネントをいくつか付加することで、パワーオン時の必要条件よりも少ない電流でパワーオンが可能になります。 このアプリケーション ノートには、こうした多数のパワーアシスト ソリューションが記載されています。

FPGA は、パワーオン時に最小限の供給電流を必要とします。このアプリケーション ノートでは、まず電流の特性について説明し、次にデータシートに記載されているパワーオン時の電流規格の影響について考察し、電流に影響のある主な要因について解説します。最後のセクションでは、オーバーカレント プロテクション回路が実装されている状態での FPGA のパワーオン方法について紹介します。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインを含んでいます。

パッケージのひずみが発生する非常に大きな原因の 1 つとして、はんだリフロー プロセスがあります。このアプリケーション ノートでは、はんだリフロー プロセスについての詳細および BGA コンポーネントのリフローを正常に行うための手順について紹介します。

検証は、FPGA デザイン プロジェクトの一部です。新しいマルチミリオン ゲートの FPGA には、製品が市場に出るまでの時間を短縮するために行う検証の場合、通常の検証モデルでは適さず、より新しい方法が必要になります。このアプリケーション ノートでは、検証プランのデザインとインプリメンテーションに使用する方法を、実際の検証ケース スタディを通じて詳細に解説します。

このアプリケーション ノートでは、多くのビデオ デザインにおいて必要な Y'CrCb カラー スペースから R'G'B カラー スペース変換をインプリメントする 3 つの方法について説明します。

This application note describes highly optimized UART transmitter and receiver macros for Xilinx Virtex®, Virtex-E, and Spartan®-II devices. The UART_TX and UART_RX macros are fully compatible with the standard Universal Asynchronous Receiver Transmitter (UART) communication protocols used for connecting to devices, such as PCs or microcontrollers.

重畳インターリーバ テクノロジは、SDH および PDH ラジオ システム、GSM および UMTS モバイルコミュニケーションシステム、送信チャネルを雑音から保護する point-to-multipoint ラジオシステムといったテレコミュニケーションアプリケーションに広く利用されています。送信側で、重畳インターリーバはシリアル入力データを N-ビットの言語に並列化し、データ言語を N 遅延線をとおしてけた送りします。遅延データは伝送用の PISO シフト レジスタをとおしてけた送りされます。 受信側では、入ってくるデータ ストリームは二重遅延線とシフト レジスタで再構成されます。

リニア フィードバック シフト レジスタ (LFSR) は通常、疑似ランダム ビット ストリームが必要とされるアプリケーションで使用されます。 疑似ノイズ (PN) コード ジェネレータ (XAPP211) や Gold コード ジェネレータ (XAPP217) が Code Division Multiple Access (CDMA) システムで通常使用されるように、LFSR は回路の機能構築ブロックです。このアプリケーション ノートでは、エリア効率の高いデザインに SRL16 (Shift Register Look-Up Table) primitive を使った LFSR のインプリメンテーションを 2 種類解説しています。最初の LFSR インプリメンテーションはパラレル出力アクセスとパリティ計算について、2 番目のインプリメンテーションはマルチサイクル出力アクセスと逐次パリティ計算について述べています。

ここでは、 VirtexTM シリーズと Spartan-II ファミリ FPGA にインプリメントされている、高速、リコンフィギュラブル、正確な Transposed Form FIR フィルタ デザインについて説明します。このアプリケーション ノートにある VHDL リファレンス デザインは容易に変更でき、係数やタップ数などのフィルタのパラメータを変更できます。デジタル シグナル プロセシング アプリケーション (DSP) に FPGA を使う利点に重点を置き、デジタル フィルタ用のデザイン メソドロジを説明しています。Core Generator ツールは、このリファレンス デザインに替わるものとして、予め最適化されたソリューションを提供しています。

Code Division Multiple Access (CDMA) システムでよく使用される Gold コード ジェネレータは、相関プロパティを伴うコード シーケンスを生成します。このアプリケーション ノートでは、ゴールド コード ジェネレータをVirtex™、Virtex™-E、Virtex™-EM、Virtex™-II、および Spartan™-II デバイスにインプリメントする方法について説明します。ゴールド コード ジェネレータは、SRL16 マクロを使って、Virtex または Spartan-II デバイスに適切に設定された Linear Feedback Shift Registers (LFSR) を使用します。

このアプリケーション ノートに記載の Constant (k) Coded Programmable State Machine (KCPSM) は、Virtex™ および Spartan™-II デバイス用に組み込まれた 8 ビット マイクロコントローラ マクロです。このマクロは、非常に小規模で使用する CLB がわずか 35 CLB であり、最小規模の Spartan™ XC2S15 デバイスでは半分以下、さらに XCV2000 デバイスでの CLB の使用率は 0.37% 以下となっています。

Code Division Multiple Access (CDMA) は、台頭してきた Universal Mobile Telecommunications System (UMTS) で、急速に採用されつつあるデータ伝送技術です。このアプリケーション ノートでは、Virtex™、Virtex™-II、および Spartan™-II デバイスのアーキテクチャ機能を使用する CDMA 整合フィルタのインプリメンテーションについて説明します。

PN (Pseudo-random Noise : 擬似ランダム ノイズ) ジェネレータは、すべてのスペクトラム拡散システムの中核をなすものです。Code Division Multiple Access (CDMA) 基地局内には、多くの PN ジェネレータが必要とされます。PN ジェネレータは、伝送インターフェイスを越えて個々のユーザ信号の同期をインプリメントし、一意に符号化します。PN ジェネレータは、リニア フィードバック シフト レジスタ (LFSR) をベースとしています。Virtex™ シリーズまたは Virtex™-II シリーズのすべての LUT は、16 ビットのシフト レジスタとして設定されます。こうしたことから、Virtex デバイスは、効率の良い LFSR をインプリメントし、代替のフリップフロップのみの PLD 構造と比べ、リソースの使用率を大幅に削減することができます。

このアプリケーション ノートでは、Virtex™ および Spartan™-II デバイスで 64 ビット ROM 番号を取得するため、容易で低コストなデザインおよび Dallas Semiconductor’s 1-Wire デバイスとのインターフェイスについて説明します。このインターフェイスを介して、64 ビット ROM 番号を取得します。この番号は、8 ビット データ ポートを介した 8 つの連続するバイト転送、または 48 ビットのラッチされたパラレル出力で提供されます。一般的な用途では、48 ビットのシリアル番号をネットワーク インターフェイスの物理アドレスに使用します。 リファレンス デザインは合成可能で、52 のレジスタ、65 のルックアップ テーブル (LUT)、および 55 スライスの FPGA リソースのみを利用しています。

このアプリケーション ノートでは、Virtex-E FPGA および Intel Pentium プロセッサとのインターフェイス用のリファレンス デザインについて説明します。Pentium I システム バス、デザイン上の問題、このデザインのアプリケーションとして可能性のあるものについて解説します。さらに、Pentium I、ＩI、III のバスの違いについても説明しています。Intel Pentium プロセッサ ファミリの詳細については、 Intel ディベロッパ ウェブサイト (http://developer.intel.com/) をご覧ください。

ザイリンクス Spartan-II FPGA の電力消費は、内部ロジック トランジションの数によって左右され、動作ク ロック周波数と比例しています。デバイスのサイズが大きくなると、電力消費量も多くなります。このため、通常、大規模で高速なデザインでは １ アンペア以上の電流が必要となります。正確な熱解析が行われていなければ、発生する熱