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Vivado ハードウェア デバッグ

Vivado デバッグは、素早く、簡単かつ効率的にデバッグするためのさまざまなソリューションを提供します。これらのソリューションには、ユーザー デザインをハードウェア上で動作させた状態で、ロジック レベルからシステム レベルまでのさまざまなデバッグをサポートするツール、IP、およびフローがあります。

さらに、Vivado は統合設計環境を提供するため、インターフェイスに統一性があり、互いに情報交換ができる 1 つの IDE 内で、異なるデバッグ タスクを実行できます。

2016.3 の新機能

プラットフォーム / ロジック デバッグ – IP インテグレーター  (IPI) でインターフェイス レベルのデバッグ フローが強化 :

  • IPI の新しい System ILA コアを利用して、複数のインターフェイスや信号を選択してデバッグを行うことが可能
  • IPI の設計者アシスト機能を使用して、さまざまなインターフェイスや信号接続のデバッグを簡単に有効/無効に設定
  • インプリメンテーション フローの AXI インターフェイス情報を自動伝搬
  • 波形ビューアの AXI チャネルのイベントを自動検出


ロジック アナライザーの GUI

  • Trigger Setup/Capture ウィンドウが使いやすく改善
  • デバイスをプログラムした後、既存の ILA プローブをベースに新しいプローブを作成する際の GUI サポート


リモート デバッグ
XVC 用のデバッグ フローが強化 :

  • JTAG ピンへの物理的アクセスがある場合とない場合の異なる使用ケースをサポート
  • 新しい「Debug Bridge」IP - デバッグ コアへ接続し、SoC で動作する XVC サーバーと通信する
  • XVC サーバーとの通信用に、PCIe や Ethernet などの AXI インターフェイスをサポート


トランシーバー デバッグ

  • 新しい「In-system IBERT」IP - ユーザー データを利用して、UltraScale™/UltraScale+™ デバイスで GTH/GTY のアイ スキャンを実行
  • 強化されたシリアル IO アナライザーのアイ スキャン機能

ツールおよび機能

Vivado IDE に含まれるハードウェア マネージャは、デバイス プログラミングをサポートし、またビットファイル生成後のデバッグもサポートします。1 つまたは複数 FPGA デバイスを含むハードウェア ターゲットを接続およびプログラムでき、Tcl コンソールや ロジック アナライザー、シリアル I/O アナライザー、およびメモリ キャリブレーション デバッグ ツールなどさまざまな GUI インターフェイスを介して、FPGA デザインに組み込まれたデバッグ IP と相互作用します。

主な特長 :

  • FPGA 用デバイス プログラマ、コンフィギュレーション メモリ デバイス、eFUSE AES キー/レジスタ
  • システム モニター (SYSMON) へのアクセス - ADC およびオンチップ センサー
  • Tcl コンソールを使用するスクリプト記述サポートによりデバッグが自動化
  • ネットワークを介す遠隔デバッグ
  • ザイリンクス仮想ケーブル (XVC) のサポート

主な資料

QuickTake ビデオ チュートリアル

Vivado は、実装済みデザインのインシステム ロジック デバッグを実行できるさまざまなデバッグ IP およびツールを提供します。

HDL インスタンシエーションやネットリスト インサーション機能を使用して、デザインにデバッグ IP を追加できます。利用可能なロジック デバッグ IP :

  • ILA – 内部信号をトリガーおよびキャプチャ (ベーシック/アドバンス)
  • VIO – 内部信号を監視および駆動
  • JTAG-to-AXI – Tcl を使用して、システム内の AXI インターフェイスとトランザクション レベルの相互作用を行う

デバイス プログラミング後、 Vivado Logic Analyzer ツールを使用して、これらの IP と相互作用します。カスタマイズ可能なダッシュボード機能があり、指定したデバッグ IP に関するすべてのステータスおよび制御情報を表示できます。

主な特長 :

  • 使いやすい直観的なデバッグ フロー/手順
    • Tcl および GUI (Setup Debug Wizard、Debug Window) で ILA のネットリスト インサーションをサポート
    • ILA、VIO、JTAG-to-AXI の HDL インサーションをサポート
    • RTL、GUI、XDC でのデバッグ ネットの特定をサポート
    • 合成およびインプリメンテーション中にデバッグ ネットを保持
  • 柔軟な解析ツール – Vivado ロジック アナライザー
    • ILA/VIO と相互に作用するためのカスタマイズ可能なダッシュボード機能
    • データの測定およびキャプチャの設定が簡単
    • コンフィギュレート可能な波形ビューアを使用してキャプチャ データを解析

主な資料

QuickTake ビデオ チュートリアル

Vivado は、FPGA トランシーバーを素早くかつ簡単にデバッグおよび最適化する方法を提供します。カスタマイズ可能なデバッグ IP (IBERT) や Vivado シリアル I/O アナライザー ツールがあり、これらを併用することで、複数チャネル上のビット誤り率 (BER) 測定や 2D アイ スキャンを実行でき、またシリアル I/O チャネルがシステム内のその他の機能と相互作用中にリアルタイムにトランシーバー パラメーターを調整できます。

トランシーバーの PMA 評価機能とデモンストレーション用に設計された IBERT コアには、データ パターン ジェネレーターおよびチェッカー機能も含まれており、トランシーバー DRP ポートへのアクセスもサポートされています。FPGA 内に IBERT コアが実装されると、Vivado シリアル I/O アナライザー が IP と相互に作用するため、ユーザーはリンク (ボード上のチャネルに類似) を確立し、スキャンを実行して結果をグラフィカルに表示することによって、リンクのマージンを解析できます。

主な特長 :

  • 異なるスキャン アルゴリズムを使用する RX マージン解析
  • カスタム リンクの作成をサポートするリンク ベースのアナライザー
  • リンクの自動検出機能
  • 異なる設定の複数スキャンを実行する際にリンク スイープの自動化をサポート
  • トランシーバー パラメーターをリアルタイムに自動スイープ

主な資料

QuickTake ビデオ チュートリアル

タイトル 時間 リリース日
Vivado シリアル IO アナライザーの使用
07:40 (分) 2013/08/09

メモリ キャブレーション デバッグ ツールでは、UltraScale メモリ インターフェイス (DDR4/3, RLDRAM3, QDRII+) のキャリブレーションまたはデータ エラーを素早くデバッグできます。ユーザーは、ハードウェア上で動作中のデザインのコア コンフィギュレーション、キャリブレーション ステータス、メモリ インターフェイスのデータ マージンをいつでも表示して解析できます。

キャリブレーション データのデバッグでは、表示された情報を使用して、エラーのあるキャリブレーション ステージ、エラーの原因となるバイト/ニブル、およびキャリブレーション アルゴリズムの問題点を特定できます。さらに、通常動作中に有効な読み出しマージンを判断することも可能です。各ビットのマージンを解析することで、特定データ ビット上のシグナル インテグリティやボード問題の有無を判断するのに役立ちます。

主な特長 :

  • さまざまなキャリブレーション ステージのエラー検出
  • 読み出しキャリブレーション マージンの可視化
  • キャリブレーション結果のエクスポート機能

主な資料