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Vivado® Design Suite は、業界初のプラグアンドプレイ IP を使用する統合設計環境を提供し、その IP インテグレーター機能を活用することによって、RTL デザインの限界を超える優れた生産性をもたらします。

Vivado IP インテグレーターは、グラフィカルおよび Tcl ベースで、検証しながら開発を進めることができるデザイン開発フローを提供します。この機能は、主要 IP インターフェイスの自動接続、ワンクリックでの IP サブシステム生成、リアルタイム DRC、インターフェイス変更伝搬、そして高性能デバッグ機能の併用をサポートする、デバイスとプラットフォームに対応できる対話型の環境です。

設計者は、IP 間の接続を行う際に信号レベルのアブストラクションではなく、インターフェイス レベルで対応できるため、生産性が劇的に向上します。多くの場合、AXI4 インターフェイス規格を使用しますが、IP インテーグレーターでは、そのほかにもさまざまなインターフェイスがサポートされています。

インターフェイス レベルで作業を進められるため、デザイン チームは、Vivado HLS や System Generator で生成した IP、ザイリンクスの SmartCore™/LogiCORE™ IP、アライアンス メンバー IP、あるいはユーザー独自が開発した IP を利用する複雑なシステムを素早く組み立てることができます。Vivado の IPI および HLS 機能を組み合わせて利用することによって、RTL デザインより最大 15 倍の開発コスト削減が可能です。

Vivado IP インテグレーターを利用した場合、次のメリットがあります。

  • Vivado 統合設計環境に密接統合
    • IP インテグレーターの階層的サブシステムをデザインにシームレスに統合
    • IP インテグレーター デザインを素早く統合して 再利用のためにパッケージ化
    • グラフィカルおよび Tcl ベースのデザイン フローをサポート
    • 迅速なシミュレーションおよび複数のデザイン ビューでクロスプロービングが可能
  • あらゆるデザイン ドメインをサポート
    • プロセッサを使用するデザインおよびプロセッサなしのデザインをサポート
    • アルゴリズムの統合 (Vivado HLS および System Generator) および RTL レベル IP の統合
    • DSP、ビデオ、アナログ、エンベデッド、コネクティビティ、およびロジックの組み合わせ
  • 設計者の生産性向上
    • デザイン アセンブリ中に複雑なインターフェイス レベルの接続に対して DRC を実行
    • 一般的な設計エラーの検証および修正
    • 相互接続された IP へパラメーターを自動的に伝搬
    • システムレベルの最適化
    • 自動化された設計アシスト機能

Vivado HLS を使用する C ベースの IP 生成、および合成モデル ベースの DSP デザイン インテグレーション

All Programmable ソリューション向け電子システム レベル設計ツールである Design Suite System Edition は、C、C++ および SystemC 用 Vivado 高位合成と MATLAB™/Simulink™ ベースの System Generator for DSP を提供します。これらのソリューションでは、高級言語で 記述された IP 仕様を VHDL や Verilog に直接合成できるため、IP の検証時間が 100 倍以上高速化し、RTL 変換は最大 4 倍高速化します。密接に統合されたツールは、個々にあるいは Vivado Design Suite で使用される再利用可能な IP と組み合わせて利用できます。

開発者ゾーン

設計時間を短縮し、デザインの拡張性と再利用にも対応できることを目指す FPGA 設計者向けに、ザイリンクスは C ベースのデザイン アブストラクションからプラグアンドプレイ IP に至るまで、包括的なソリューションを提供しています。これらを使用することによって、ハードウェア開発、システム レベルの統合、およびインプリメンテーションでのボトルネックに対応できます。

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