アーキテクチャ ウィザードアーキテクチャ ウィザードは、FPGA アーキテクチャ機能の作成とインプリメンテーションをサポートします。ウィザードはテンプレートとは異なり、設計者がハード/ソフト ロジックをカスタマイズでき、ステップごとにオンライン ガイダンスおよびヘルプを提供しますさらに、将来的なデザイン開発や直接 (GUI を使用しない) デザインを変更する際に必要なソース コード テンプレートを作成します。ブロックの機能および動作モードの詳細は、各デバイスのユーザー ガイドを参照してください。 ウィザードの種類主な特長
使用方法および要件アーキテクチャ ウィザードは、ザイリンクス CORE Generator™ ツールのアーキテクチャ ウィザードの選択によって使用できます。詳細は、資料 リンク内にある 「入門ガイド」 の各アーキテクチャ ウィザードを参照してください。ISE バージョンおよび OS サポートについては、ドキュメンテーション リンク内にある ISE® IP リリース ノートを参照してください。 クロッキング ウィザードLogiCORE™ IP クロッキング ウィザード コアは、クロッキング要件に従ってカスタマイズされたクロック回路の HDL ソース コードを作成します。 ウィザードは、適切なクロッキング プリミティブを自動で選択し、クロッキング ネットワーク用のバッファリング、フィードバック、タイミング パラメータのコンフィギュレーションを可能にします。 さらに、指定したプリミティブの適切な属性選択に関してもインタラクティブにサポートし、ほかのウィザードで算出されたパラメータを無効にできます。ウィザードは、ソース HDL としてクロッキング回路を提供するほかに、ザイリンクスのタイミング ツールでレポートされたクロック回路のタイミング パラメータに関するサマリ情報も提供します。 その他の主な特長
周期的冗長チェック (CRC) ウィザードLogiCORE IP CRC ウィザードは、CRC ハード マクロの LocalLink ラッパを提供します。広範囲の要件を満たすために CRC ブロックをカスタマイズする際にこのウィザードを使用します。irtex-5 デバイスの場合、各 GTP タイルは 2 つの CRC ハード ブロックとペアとなっています。このハード ブロックは、2 つの 32 ビット入力 CRC モジュール (CRC32) として、または1 つの 64 ビット入力 CRC モジュール (CRC64) として動作できます。CRC モジュールは、標準の 32 ビット イーサネットの多項式を使用して CRC 値を算出します。また、CRC ハード ブロックは、トランシーバ ブロックから独立しています。 その他の主な特長
高速シリアル トランシーバ ウィザードLogiCORE IP 高速シリアル トランシーバ ウィザードは、トランシーバを構成するための HDL ラッパを自動的に生成します。ウィザードのカスタマイゼーション GUI を使用して、定義済みテンプレートを使用して一般的な業界標準をサポートする高速トランシーバを 1 つまたは複数構成できます。また多様なカスタム プロトコルをサポートするトランシーバを 1 から作成することも可能です。 プロトコル テンプレートのサンプル10 ギガビット イーサネット (XFI/SFI)、10G Base-R、 Aurora、CPRI、ファイバ チャネル、ギガビット イーサネット (SGMII/1000Base-X)、OBSAI、PCI Express® Gen1/2、シリアル RapidIO、XAUI。これらのプロトコルの全リストは、資料ページからデータシートを参照してください。 その他の主な特長
SelectIO インターフェイス ウィザードLogiCORE™ IP SelectIO™ インターフェイス ウィザードを使用すると、IO ロジックのシステム デザインへの統合が簡潔になります。デザイン条件に見合った IOSERDES および IODELAY ブロックなどの IO ロジックを作成する HDL ファイルを生成します。また、使用したい IO クロック プリミティブをインスタンシエートおよびコンフィギュレーションして、インスタンシエーションした IO ロジックに接続します。 その他の主な特長
システム モニタ ウィザードLogiCORE IP システム モニタ ウィザードは、HDL デザインにおける SYSMON (システム モニタ) のインスタンシエーション タスクを自動化します。ウィザードのカスタマイゼーション GUI を使用すると、システム モニタを任意の動作モードに簡単に設定できます。 その他の主な特長
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