内蔵された電力管理機能 (PDF) により、消費電力が最大 99% まで削減されます。これはハードウェア機能として内蔵されているため、外部にインプリメントする場合と異なって追加コンポーネントが不要で、ピン 1 つでアクティブにすることができます。

Suspend モード

• 40% 以上の静止電力低減
• すべてのステートをメモリに保存
• 電圧 (VCCAUX) の低減および必須ではないファンクション (FPGA 入力やインターコネクトなど) を切断
• ウェイクアップを高速で行うためのシステム同期

ハイバーネート モード

• 最大 99% の静止電力低減
• 全電源の切断
• ウェイクアップ時間
• 最終的にバッテリ寿命を延長

• 固有の Device DNA によってカスタマイズ可能なセキュリティ アルゴリズム
• JTAG へのアクセスをモニターして対応
• 不正改ざんをモニターし、ビットストリームの変更に警告を出す
• アルゴリズムをさらに複雑化
• ビットストリームを内部に隠すことによって不正アクセスを阻止
• 改ざんしにくいパッケージング
• JTAG のロックダウン機能によるバックドア アクセスの抑止
• リードバックを無効にすることで、JTAG または ICAP を介したコンフィギュレーション リードバックを不可にする

• DSP スライスは最先端 MACC 機能を提供
• コンフィギュラブル ロジック ブロックがデータを保存し、ロジック機能をインプリメント
• 精密なクロック管理リソース
• 最先端の I/O ストラクチャ
• 2 の補数を使用した、完全精度 36 ビットの結果、48 ビットまでの符号拡張付き 18×18 ビット乗算器
• プリアダー (前置加算器) は使用される DSP48A あたり 9 つのスライスを節約
• オプションとしてレジスタ付きの累積フィードバックを行う、2 入力の柔軟な 48 ビット加算器/減算器
• MAC エンジン、分散型アルゴリズムや完全にパラレルな FIR フィルタなどの DSP コプロセッシング機能

* 最もサイズの大きい 2 種のデバイスでのみ利用可能です。

• 業界で最も多用途、低コストのエンベデッド プロセッシング プラットフォーム
• FPGA にプロセッサを組み込み、BOM を削減
• ソフト プロセッサで技術の陳腐化を回避
• 複数製品に対して共通の柔軟なエンベデッド プロセッシング アーキテクチャを採用することで、在庫コストを削減

• 最大 520Kb の分散 SelectRAM™ + メモリ
  • 各 LUT は、シングルポートまたはデュアルポートのRAM/ROM として機能
  • LUT をカスケードしてより大きなメモリを構築可能
  • 柔軟なメモリ サイズ、FIFO、バッファーを含むアプリケーション
• 最高 1.87Mb のエンベデッド ブロック RAM
  • 同期型 18Kb のブロック RAM が最大 104 個カスケード可能
  • 各 18Kb ブロックは、シングルポート/デュアルポート RAM として設定可能
  • 各種のアスペクト比、データ幅変換、パリティをサポート
• 最高で 16Mb の内蔵フラッシュ メモリ
  • 最高で 11Mb のオンチップ ユーザー フラッシュによる柔軟なシステム構築
  • MultiBoot 機能により、シングル チップ ソリューションによるフィールド フェイルセーフ機能向上
  • 保持および書き込み/消去サイクルで、不揮発性 FPGA 市場の新基準を構築
• 広く普及している低コスト外部メモリ
  • HSTL および SSTL などのインターフェイスによって低コスト メモリを接続
  • 大きなシステム メモリ要件

• TMDS、PPDS、SSTL3 Class I および II など、最も頻繁に使用されている、あるいは新たに使用されているシングルエンドおよび差動信号規格をサポート
• PCI™、PCI Express®、USB、Firewire、CAN、SPI、I2C などの既製インターフェイス IP ソリューション
• 最先端のインターフェイスは、最高 26 のシングルエンド I/O 規格および差動 I/O 規格をサポート
• ホットスワップに完全に準拠し、3.3V をサポート
• I/O あたり 622+Mb/s のデータ転送速度

• 各 CLB は 4 つのスライスで構成 – メモリおよびロジック機能に 2 つずつ割り当て
• 多入力ファンクション – 各 CLB に 16:1 MUX
• 高速演算ファンクション – 各 CLB カラムに 2 つのルックアヘッド キャリーチェーン
• カスケード可能な 4 つの 16 ビット アドレッサブル シフト レジスタ
• 2 つのスライスを分散メモリとして構成可能

• 最高 8 個のデジタル クロック マネージャ (DCM)
• 5MHz ～ 333MHz 範囲内での柔軟な周波数生成
• 0 ～ 360° での精密な位相シフト
• クロック/データ同期のための細かい制御 (クロック周期 1/256)
• 正確な 50/50 のデューティ サイクル
• 最大 9 つの外部出力が内部/外部で使用可能

• Platform Flash
  • FPGA とフラッシュ メモリが 1 つの供給元から提供される利便性
  • JTAG、ビットストリーム比較、デザイン修正のトラッキングなどの高度な機能
  • 高速プログラミング
• MultiBoot 機能によって複数のコンフィギュレーション (PDF) が実行可能
  • フェイルセーフ機能のアップグレード
  • ビットストリームの選択でアプリケーション制御
  • 大きな ASIC または複数の FPGA を 1 つの Spartan-3 ジェネレーション FPGA で代替
• パラレル、高速 BPI コンフィギュレーション モードのサード パーティのサポート
  • 高速パラレル コンフィギュレーション
  • 標準チャネルで容易に入手
  • 通常、低コスト システムで使用される
  • 集積度が高い場合、メモリはコンフィギュレーションとシステム ファンクションに使用できる